導(dǎo)語：電子測評儀設(shè)計研究論文一文來源于網(wǎng)友上傳，不代表本站觀點，若需要原創(chuàng)文章可咨詢客服老師，歡迎參考。

摘要

電子測頻儀是一種基本的測量儀器，是用數(shù)字顯示被測信號頻率的儀器，被測信號可以是正弦波，方波或其它周期性變化的信號。因此，它被廣泛應(yīng)用與航天、電子、測控等領(lǐng)域。它的基本測量原理是，首先讓被測信號與標準信號一起通過一個閘門，然后用計數(shù)器計數(shù)信號脈沖的個數(shù)，把標準時間內(nèi)的計數(shù)的結(jié)果，用鎖存器鎖存起來，最后用顯示譯碼器，把鎖存的結(jié)果用LED數(shù)碼顯示管顯示出來。根據(jù)數(shù)字頻率計的基本原理，本文設(shè)計方案的基本思想是分為五個模塊來實現(xiàn)其功能，即整個數(shù)字頻率計系統(tǒng)分為分頻模塊、防抖電路、計數(shù)模塊、鎖存器模塊和顯示模塊等幾個單元，并且分別用VHDL對其進行編程，實現(xiàn)了閘門控制信號、計數(shù)電路、鎖存電路、位選電路、段選電路、顯示電路等。本文詳細論述了利用VHDL硬件描述語言設(shè)計，并在EDA（電子設(shè)計自動化）工具的幫助下，用大規(guī)?？删幊唐骷–PLD）實現(xiàn)數(shù)字頻率計的設(shè)計原理及相關(guān)程序。該設(shè)計方案對其中部分元件進行編程，實現(xiàn)了閘門控制信號、多路選擇電路、計數(shù)電路、位選電路、段選電路等。頻率計的測頻范圍：10KHz~9.9MHz。該設(shè)計方案通過了Max+plusⅡ軟件仿真、硬件調(diào)試和軟硬件綜合測試。

關(guān)鍵詞：數(shù)字頻率計電子設(shè)計自動化大規(guī)?？删幊唐骷布枋稣Z言

目錄

摘要i

目錄ii

第1章緒論1

第2章電子測頻儀的設(shè)計原理5

2.1電子測頻儀的基本組成5

2.2電子測頻儀的分類6

2.4電子測頻儀的基本工作原理6

2.5電子測頻儀技術(shù)指標及誤差分析8

第3章CPLD簡介10

3.1CPLD器件結(jié)構(gòu)簡介10

3.2典型CPLD器件簡述12

3.3CPLD的編程工藝14

3.4新技術(shù)的應(yīng)用15

第4章電子測頻儀設(shè)計環(huán)境簡介17

4.1QuartusⅡ開發(fā)軟件簡介17

4.1.1圖形用戶界面設(shè)計流程18

4.1.2EDA工具設(shè)計流程18

4.1.3QuartusⅡ軟件的主要設(shè)計特性18

第5章電子測頻儀的設(shè)計21

5.1電子測頻儀設(shè)計任務(wù)及要求21

5.2設(shè)計實現(xiàn)21

5.3功能模塊設(shè)計23

5.4下面分別介紹各模塊基于VHDL的設(shè)計方法23

5.5頂層文件的編寫41

5.6程序說明44

5.7系統(tǒng)仿真44

第6章結(jié)論46

致謝47

參考文獻48

第1章前言

軟件編程對其器件的結(jié)構(gòu)和工作方式進行重構(gòu)，能隨時進行設(shè)計調(diào)整而滿足產(chǎn)品升級。使得硬件的設(shè)CPLD是一種新興的高密度大規(guī)模可編程邏輯器件，它具有門陣列的高密度和PLD器件的靈活性和易用性，目前已成為一類主要的可編程器件?？删幊唐骷淖畲筇攸c是可通過計可以如軟件設(shè)計一樣方便快捷，從而改變了傳統(tǒng)數(shù)字系統(tǒng)及用單片機構(gòu)成的數(shù)字系統(tǒng)的設(shè)計方法、設(shè)計過程及設(shè)計概念，使電子設(shè)計的技術(shù)操作和系統(tǒng)構(gòu)成在整體上發(fā)生了質(zhì)的飛躍。

采用CPLD可編程器件，可利用計算機軟件的方式對目標期進行設(shè)計，而以硬件的形式實現(xiàn)。既定的系統(tǒng)功能，在設(shè)計過程中，可根據(jù)需要隨時改變器件的內(nèi)部邏輯功能和管腳的信號方式，借助于大規(guī)模集成的CPLD和高效的設(shè)計軟件，用戶不僅可通過直接對芯片結(jié)構(gòu)的設(shè)計實現(xiàn)多種數(shù)字邏輯系統(tǒng)功能，而且由于管腳定義的靈活性，大大減輕了電路圖設(shè)計和電路板設(shè)計的工作量及難度，同時，這種基于可編程芯片的數(shù)量，縮小了系統(tǒng)的體積，提高了系統(tǒng)的可靠性。EDA（電子設(shè)計自動化）技術(shù)就是以計算機為工具，在EDA軟件平臺上，對硬件語言HDL為系統(tǒng)邏輯描述手段完成的設(shè)計文件，自動的完成邏輯編譯、邏輯化簡、邏輯綜合及優(yōu)化、邏輯仿真，直至對特定目標芯片的適配編譯、邏輯映射和編程下載等工作（文本選用的開發(fā)工具為Altera公司的MAX+PLUSII）。EDA的仿真測試技術(shù)只需要通過計算機就能對所設(shè)計的電子系統(tǒng)從各種不同層次的系統(tǒng)性能特點完成一系列準確的測試與仿真操作，大大提高了大規(guī)模系統(tǒng)電子設(shè)計的自動化程度。設(shè)計者的工作僅限于利用軟件方式，即利用硬件描述語言（如VHDL）來完成對系統(tǒng)硬件功能的描述。

VHDL語言（VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage,超高速集成電路硬件描述語言）誕生于1982年，是由美國國防部開發(fā)的一種快速設(shè)計電路的工具，1985年正式推出是目前標準化程度最高的硬件描述語言。IEEE（TheInstituteofElectricalandElectronicsEngineers）于1987年將VHDL采納為IEEE1076標準。VHDL經(jīng)過十幾年的發(fā)展、應(yīng)用和完善以其強大的系統(tǒng)描述能力、規(guī)范的程序設(shè)計結(jié)構(gòu)、靈活的語言表達風格和多層次的仿真測試手段在電子設(shè)計領(lǐng)域受到了普遍的認同和廣泛的接受成為現(xiàn)代EDA領(lǐng)域的首選硬件描述語言。目前流行的EDA工具軟件全部支持VHDL它在EDA領(lǐng)域的學術(shù)交流、電子設(shè)計的存檔、專用集成電路（ASIC）設(shè)計等方面擔任著不可缺少的角色。有專家認為在21世紀VHDL與VerlogHDL語言將承擔起幾乎全部的數(shù)字系統(tǒng)設(shè)計任務(wù)。顯然VHDL是現(xiàn)代電子設(shè)計師必須掌握的硬件設(shè)計計算機語言。

1.具有一下幾個特點：VHDL具有強大的功能覆蓋面廣描述能力強。VHDL支持門級電路的描述也支持以寄存器、存儲器、總線及運算單元等構(gòu)成的寄存器傳輸級電路的描述還支持以行為算法和結(jié)構(gòu)的混合描述為對象的系統(tǒng)級電路的描述。

2.VHDL有良好的可讀性。它可以被計算機接受也容易被讀者理解。用VHDL書寫的源文件既是程序又是文檔既是工程技術(shù)人員之間交換信息的文件又可作為合同簽約者之間的文件。

3.VHDL具有良好的可移植性。作為一種已被IEEE承認的工業(yè)標準VHDL事實上以成為通用的硬件描述語言可以在各種不同的設(shè)計環(huán)境和系統(tǒng)平臺中使用。

4.使用VHDL可以延長設(shè)計的生命周期。用VHDL描述的硬件電路與工藝無關(guān)不會因工藝而使描述過時。與工藝有關(guān)的參數(shù)可以通過VHDL提供的屬性加以描述工藝改變時只需要修改相應(yīng)程序中屬性參數(shù)即可。

5.VHDL支持對大規(guī)模設(shè)計的分解和已有設(shè)計的再利用。VHDL可以描述復(fù)雜的電路系統(tǒng)支持對大規(guī)模設(shè)計的分解由多人、多項目組來共同承擔和完成。標準化的規(guī)則和風格為設(shè)計的再利用提供了有利的支持。

6.VHDL有利于保護知識產(chǎn)權(quán)。用VHDL設(shè)計的專用集成電路（ASIC）在設(shè)計文件下載到集成電路時可以采用一定保密措施使其不易被破譯和竊取。

目前已成為IEEE（TheInstituteofElectricalandElectronicsEngineers）的一種工業(yè)標準硬件描述語言，相比傳統(tǒng)的電路系統(tǒng)的設(shè)計方法，VHDL具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（ToptoDown）和基于庫（Library-based）的設(shè)計的特點，因此設(shè)計者可以不必了解硬件結(jié)構(gòu)設(shè)計，從系統(tǒng)設(shè)計入手，在頂層進行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計，在方框圖一級用VHDL對電路的行為進行描述，并進行仿真和糾錯，然后在系統(tǒng)一級進行驗證，最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，下載到具體的CPLD器件去，從而實現(xiàn)可編程的專用集成電路（ASIC）的設(shè)計。

基于EDA技術(shù)的設(shè)計方法為自頂向下設(shè)計，其步驟是采用可完全獨立于目標器件芯片物理結(jié)構(gòu)的硬件描述語言，在系統(tǒng)的基本功能或行為級上對設(shè)計的產(chǎn)品進行行為描述和定義，結(jié)合多層次的仿真技術(shù)，在確保設(shè)計的可行性與正確性的前提下，完成功能確認，然后利用EDA工具的邏輯綜合功能，把功能描述轉(zhuǎn)換為某一具體目標芯片中（如CPLD芯片），使該芯片能夠?qū)崿F(xiàn)設(shè)計要求的功能，使電路系統(tǒng)體積大大減少，可靠性得到提高。

電子測頻儀是數(shù)字電路中的一個典型應(yīng)用，實際的硬件設(shè)計用到的器件較多，連線比較復(fù)雜，而且會產(chǎn)生較大的延時，造成測量誤差、可靠性差。隨著可編程邏輯器件（CPLD）的廣泛應(yīng)用，以EDA工具為開發(fā)平臺，運用VHDL語言，將使系統(tǒng)大大簡化。提高整體的性能和可靠性。

本文用VHDL在CPLD器件上實現(xiàn)一種電子測頻儀測頻系統(tǒng)，能夠用十進制數(shù)碼管顯示被測信號的頻率，不僅能測量頻率，還可以測量其他多種物理量。具有體積小、可靠性高、功耗低的特點。